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ホーム > 教員情報 > 大学院 電気情報工学専攻 > 渡辺 重佳 教授

渡辺 重佳 教授


[担当課程]
博士前期・後期課程

[取得学位]
博士(工学)(慶應義塾大学)[大容量DRAMの高速化、高密度化に関する研究]

研究テーマ

  • システムLSIの消費電力の飛躍的増加を打破する高速低消費電力設計技術の研究
  • CMOSトランジスタの微細化の壁を打破する3次元型トランジスタを用いたシステムLSIの設計技術の研究

主な研究業績

  1. F. Horiguchi, M. Ogura, S. Watanabe, K. Sakui, N. Miyawaki, Y.Itoh, Kurosawa, Masuoka and H.Iizuka, "A high performance 1-Mbit dynamic RAM with a folded capacitor cell," IEEE J. Solid-State Circuits, vol. SC-21, no.6, pp.1076-1081, Dec. 1986
  2. Y. Oowaki, K. Numata, K. Tsuchiya, K. Tsuda, H. Takato, N. Takenouchi, A. Nitayama, T. kobayashi, M. Chiba, S. Watanabe, K. Ohochi and A. Hojo, "A sub-10ns 16*16 multiplier using 0.6-um CMOS technology," IEEE J. Solid-State Circuits, vol. SC-22, no.5, pp.762-767, Oct. 1987.
  3. S. Watanabe, Y. Oowaki, Y. Itoh, K. Sakui, K. Numata, T. Fuse, T. Kobayashi, K. Tsuchida, M. Chiba, T. Hara, M.Ohta, F. Horiguchi, K. Hieda, A. Nitayama, Hamamoto, K. Ohuchi and F. Masuoka, " An experimental 16-Mbit CMOS DRAM chip with a 100MHz serial read/write mode," IEEE J. Solid-State Circuits, vol.24, no.3, pp.763-770, June 1989.
  4. Y. Oowaki, K. Tuchida, Y. Watanabe, D. Takashima, M. Ohta, H. Nakano, S. Watanabe, A. Nitayama, F. Horiguchi, K. Ohuchi and F. Masuoka," A 33-ns 64Mb DARM," IEEE J. Solid-State Circuits, vol.26, no.11, pp.1498-1505, Nov. 1991.
  5. S. Watanabe, K. Sakui, T. Fuse, T. Hara, S. Aritome and K. Hieda," BiCMOS circuit technology for high-speed DRAM's'" IEEE J. Solid-State Circuits, vol.28, no.1, pp.4-9, Jan. 1993.
  6. S. Watanabe, K. Tsuchida, D. Takashima, Y. Oowaki, A. Nitayama, K. Hieda, H. Takato, K. Sunouchi, F. Horiguchi, K. Ohuchi, F. Masuoka and H. Hara, " A novel circuit technology with Surrounding Gate Transistors (SGT's) for ultra high density DRAM'S," IEEE J. Solid-State Circuits, vol.30, no.9, pp. 960-971, Sep. 1995.
  7. Y. Oowaki, M. Noguchi, S. Takagi, D. Takashima, M. Ono, Y. Matsunaga, K. Sunouchi, H. Kawaguchiya, S. Matsuda, M. Kamoshida, T. Fuse, S. Watanabe, Toriumi, S. Manabe and A. Hojo, " A sub-0.1um circuit design with substrate-over-biasing ," ISSCC Dig. Tech. Papers, pp.88-89. Feb. 1998.
  8. S. Watanabe, ”Impact of three-dimentional transistor on the pattern area reduction for ULSI” IEEE Trans. Electron Devices, vol.50, no.10, pp.2073-2080, Oct. 2003.
  9. T. Ohsawa, K. Fujita, K. Hatsuda, T. Higashi, M. Morikado, Y. Mimami, T. Shino, H. Nakajima, K. Inoh, T. Hamamoto, and S. Watanabe,, " An 18.5ns 128Mb SOI DRAM with a 6.2F2 floating body cell ," ISSCC Dig. Tech. Papers, pp.458-459 Feb. 2005.
  10. 渡辺、“TISを用いたシステムLSIの設計法”、電子情報通信学会C, Vol.J88-C, No.12, pp.1208-1218, 2005.
  11. 廣島、渡辺、“独立したゲートをもつダブルゲートトランジスタによるシステムLSIの新レイアウト設計法”、電子情報通信学会C, Vol.J92-C, No.1, pp.18-25, 2009.
  12. 廣島、渡辺、“独立したゲートをもつスタック型三次元トランジスタによるシステムLSIの設計法”、電子情報通信学会C, Vol.J92-C, No.3, pp.94-103, 2009.
  13. 菅野、渡辺“積層方式NAND構造1トランジスタ型FRAMの設計法”、IEEJ Trans. EIS, Vol.130, No.2, pp.226-234, 2010.

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