グローバルナビゲーションへ

本文へ

フッターへ

  1. ホーム
  2.  >  教員情報
  3.  >  特任教授／特任講師
  4.  >  渡辺 重佳 特任教授

渡辺 重佳 特任教授

主な担当科目

システムLSI設計

取得学位

博士（工学）（慶應義塾大学）[大容量DRAMの高速化、高密度化に関する研究]

専門・研究分野

集積回路（LSI）設計

研究テーマ

諸問題を解決して未来型のシステムLSI／半導体メモリを作ろう
システムLSI／半導体メモリは、最近10年でハードウェア技術の中心的な役割を示しています。小型化が進むにつれLSI自体の発熱と発熱による誤作動、設計に要する時間などの問題が出てきました。現在では、高速低消費電力設計など、さまざまな角度からシステムLSI／半導体メモリの将来を考えています。

研究キーワード

集積回路（LSI）、積層型論理LSI、3Dフラッシュメモリ、微細化、AI（人工知能）用LSI

主な経歴

1977年　慶應義塾大学工学部計測工学科卒業
1979年　東京工業大学大学院応用物理学修士課程修了
1979年　東京芝浦電気（現東芝）半導体事業部入社
1992年　東芝超LSI研究所メモリ素子担当グループ長
1998年　博士（工学）（慶應義塾大学）
2002年　東芝研究開発センター 技術管理担当グループ長
2003年　東芝セミコンダクター社 Soc研究開発センター戦略企画部長
2005年　湘南工科大学工学部情報工学科教授
2010年－2018年　湘南工科大学 情報工学科学科長、メディア情報センター長、工学研究科長、副学長を歴任
2019年－2022年　湘南工科大学 学長、学校法人湘南工科大学 理事
2022年　湘南工科大学 名誉教授、学事顧問

主な研究業績

  1. F. Horiguchi, M. Ogura, S. Watanabe, K. Sakui, N. Miyawaki, Y.Itoh, Kurosawa, Masuoka and H.Iizuka, "A high performance 1-Mbit dynamic RAM with a folded capacitor cell," IEEE J. Solid-State Circuits, vol. SC-21, no.6, pp.1076-1081, Dec. 1986
  2. Y. Oowaki, K. Numata, K. Tsuchiya, K. Tsuda, H. Takato, N. Takenouchi, A. Nitayama, T. kobayashi, M. Chiba, S. Watanabe, K. Ohochi and A. Hojo, "A sub-10ns 16*16 multiplier using 0.6-um CMOS technology," IEEE J. Solid-State Circuits, vol. SC-22, no.5, pp.762-767, Oct. 1987.
  3. S. Watanabe, Y. Oowaki, Y. Itoh, K. Sakui, K. Numata, T. Fuse, T. Kobayashi, K. Tsuchida, M. Chiba, T. Hara, M.Ohta, F. Horiguchi, K. Hieda, A. Nitayama, Hamamoto, K. Ohuchi and F. Masuoka, " An experimental 16-Mbit CMOS DRAM chip with a 100MHz serial read/write mode," IEEE J. Solid-State Circuits, vol.24, no.3, pp.763-770, June 1989.
  4. Y. Oowaki, K. Tuchida, Y. Watanabe, D. Takashima, M. Ohta, H. Nakano, S. Watanabe, A. Nitayama, F. Horiguchi, K. Ohuchi and F. Masuoka," A 33-ns 64Mb DARM," IEEE J. Solid-State Circuits, vol.26, no.11, pp.1498-1505, Nov. 1991.
  5. S. Watanabe, K. Sakui, T. Fuse, T. Hara, S. Aritome and K. Hieda," BiCMOS circuit technology for high-speed DRAM's'" IEEE J. Solid-State Circuits, vol.28, no.1, pp.4-9, Jan. 1993.
  6. S. Watanabe, K. Tsuchida, D. Takashima, Y. Oowaki, A. Nitayama, K. Hieda, H. Takato, K. Sunouchi, F. Horiguchi, K. Ohuchi, F. Masuoka and H. Hara, " A novel circuit technology with Surrounding Gate Transistors (SGT's) for ultra high density DRAM'S," IEEE J. Solid-State Circuits, vol.30, no.9, pp. 960-971, Sep. 1995.
  7. Y. Oowaki, M. Noguchi, S. Takagi, D. Takashima, M. Ono, Y. Matsunaga, K. Sunouchi, H. Kawaguchiya, S. Matsuda, M. Kamoshida, T. Fuse, S. Watanabe, Toriumi, S. Manabe and A. Hojo, " A sub-0.1um circuit design with substrate-over-biasing ," ISSCC Dig. Tech. Papers, pp.88-89. Feb. 1998.
  8. S. Watanabe, ”Impact of three-dimentional transistor on the pattern area reduction for ULSI” IEEE Trans. Electron Devices, vol.50, no.10, pp.2073-2080, Oct. 2003.
  9. T. Ohsawa, K. Fujita, K. Hatsuda, T. Higashi, M. Morikado, Y. Mimami, T. Shino, H. Nakajima, K. Inoh, T. Hamamoto, and S. Watanabe,, " An 18.5ns 128Mb SOI DRAM with a 6.2F2 floating body cell ," ISSCC Dig. Tech. Papers, pp.458-459 Feb. 2005.
  10. 渡辺、“TISを用いたシステムLSIの設計法”、電子情報通信学会C, Vol.J88-C, No.12, pp.1208-1218, 2005.
  11. 廣島、渡辺、“独立したゲートをもつダブルゲートトランジスタによるシステムLSIの新レイアウト設計法”、電子情報通信学会C, Vol.J92-C, No.1, pp.18-25, 2009.
  12. 廣島、渡辺、“独立したゲートをもつスタック型三次元トランジスタによるシステムLSIの設計法”、電子情報通信学会C, Vol.J92-C, No.3, pp.94-103, 2009.
  13. 菅野、渡辺“積層方式NAND構造1トランジスタ型FRAMの設計法”、IEEJ Trans. EIS, Vol.130, No.2, pp.226-234, 2010.
  14. 横田智広, 渡辺重佳, “多段積層縦型トランジスタ構造を用いた積層型Fe-FET　NAND/NANDアレイの提案とそのロジックLSIへの適用検討.”電子情報通信学会論文誌C, no.4, pp.150-159,2016.
  15. 横田智広, 渡辺重佳, “多段積層縦型トランジスタ構造を用いた積層型Fe-FET　順序回路の提案.”電子情報通信学会論文誌C, pp.338-346, no.7, 2016.
  16. 玉井翔人,佐藤匠,渡辺重佳, “多段積層縦型トランジスタ構造を用いた積層型メモリ/論理回路アレイの提案とそのLUT（Look up Table）　への適用検討.”電子情報通信学会論文誌C, no.7, pp.347-356, 2016.
  17. 玉井翔人,佐藤匠,渡辺重佳, “多段積層縦型トランジスタ構造を用いた積層型Fe-FET　NOR/NORアレイの提案とその組み合わせ回路への適用検討”電子情報通信学会論文誌C, no.11, pp.550-563，2016.
  18. 横田智広, 渡辺重佳, “３D　NANDフラッシュメモリの製造技術の構造を用いた縦型垂直積層トランジスタによって構成されたCMOS NAND/NOR回路の提案.”電子情報通信学会論文誌C,vol.J100-C, no.4, pp.168-173,2017.
  19. 横田智広, 渡辺重佳, “縦型トランジスタ構造を用いた階層積層型Fe-FET　NAND/NANDアレイの提案とそのロジックLSIへの適用検討 .”電気学会論文誌C, vol.137, no.5, pp.678-686, 2017.
  20. N.Fukase, Y.Miura, S. Watanabe and M.M. H. Rahman," The performance evaluation of a 3D torus network using partial link shared method in NoC router buffer'" IEICE Trans. INF&SYST. , vol.E100D-D , no.10, pp.2478-2492, Oct. 2017.
  21. 横田智広, 渡辺重佳, “3D NANDフラッシュメモリの製造技術を用いたFe-FET型組合せ回路とその評価結果用メモリを積層した不揮発性順序回路の提案.”電子情報通信学会論文誌C, vol.J100-C, no.10, pp.510-518, 2017.
  22. 玉井翔人,佐藤匠 渡辺重佳, “3次元型フラッシュメモリの製造技術を用いたFPGAの論理回路ブロックの積層化によるパターン面積の縮小効果に関する検討.”電子情報通信学会論文誌C, vol.J100-C, no.12, pp.608-618, 2017.
  23. 渡辺重佳, “平面型トランジスタの微細化限界を克服する３D積層型SGT論理回路を用いたロジックLSIの設計指針.”電子情報通信学会論文誌C, vol.J103-C, no.11, pp.483-484, 2020.
  24. 渡辺重佳, “積層型SGT論理回路を用いた3D積層型ロジックLSIの提案,”電子情報通信学会論文誌C, vol.J106-C, no.2, pp.88-89, 2023.

その他の業績

  • その他の査読付き論文85件
  • 国際学会論文61件
  • 国内学会発表212件
  • 著書総説解説73件
  • 新聞発表40件
  • 海外登録特許29件
  • 国内登録特許39件
  • 国内出願特許11件

2022年度の研究業績

査読付き論文
  • 渡辺重佳, “積層型SGT論理回路を用いた3D積層型ロジックLSIの提案,”電子情報通信学会論文誌C, vol.J106-C, no.2, pp.88-89, 2023.
  • 渡辺重佳、山口トオル, “3D NANO型フラッシュメモリの製造技術を用いたニューラルネットワーク用積層型論理回路の提案（招待論文）,”電子情報通信学会論文誌C, vol.J105-C, no.12, pp.367-375, 2022.

新聞発表
“3D NANOでAIチップ”　日刊工業新聞　2022年11月16日 23面

国内出願特許
“集積回路”　2022年12月出願（3D GAA論理回路の基本特許）

著書

『情報ストレージガイドブック』（共著）：オプトエレクトロニクス、2000年
『エレクトロニクス分野における誘電材料の特性と開発及び応用技術』（共著）：技術情報協会、2001年

受賞

電気学会 電子・情報・システム部門誌　優秀論文賞（2018年）

主な所属学会

電子情報通信学会、電気学会、情報処理学会、応用物理学会

趣味

読書

教員情報

ホームへ戻る

ページの先頭へ戻る

資料請求
page top